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    双色球走势图带连线图:Vivado下的仿真详细过程

    2018年11月10日 10:53 ? 次阅读

    11选5杀号精准公式99% www.phde.net 本文通过一个简单的例子,介绍Vivado 下的仿真过程。主要参考了miz702的教程,同时也参考了Xilinx的ug937,? xapp199.。

    我的软件平台是Vivado 2015.4, 硬件平台是黑金的AC7010, Zynq 7000, 其实与平台关系不大。

    本文分为四部分:工程的建立,测试代码,仿真图形输出,更复杂点的例子。

    工程和源码下载链接: 链接://pan.baidu.com/s/1gflHSdH 密码:fpi5

    1:工程的建立:

    打开Vivado 软件,并点击新建工程, New Project,并点击Next

    Vivado下的仿真详细过程

    出现如图界面, 输入工程名和路径,我这里是qim

    Vivado下的仿真详细过程

    点击Next ,出现选择工程类型的界面, 选择RTL Project, 并且选择 Do not specify sources at this time.

    Vivado下的仿真详细过程

    选择硬件平台, 我是这么选择的:

    Vivado下的仿真详细过程

    点击确定,出现Summary 窗口,点击Finish, 工程就建立完成了。

    Vivado下的仿真详细过程

    2:代码的导入或输入:
    本例子有2个源文件:待测试的verilog 文件, 测试文件。

    右键点击Design Source ,选择Add Source

    Vivado下的仿真详细过程

    这里添加的设计源文件,并点击Next

    Vivado下的仿真详细过程

    你是选择添加还是新建,你有源代码文件,你可以选择Add? Files, 但我这是新建

    Vivado下的仿真详细过程

    新建文件名和路径,添加也一样。你要选择verilog 文件类型

    Vivado下的仿真详细过程

    出现了这样一个对话框,目录和文件名。

    Vivado下的仿真详细过程

    出现这样一个对话框,ok 就可以,

    Vivado下的仿真详细过程

    再这样,Yes, 添加估计不是这样的,

    Vivado下的仿真详细过程

    好了,文件出现在这里了

    Vivado下的仿真详细过程

    基本同样的操作,在simulate source 这里添加测试文件testbench.v 文件,不再复杂图示了。

    Vivado下的仿真详细过程

    Vivado下的仿真详细过程

    好的,添加或新建2个文件后,这样的效果。

    Vivado下的仿真详细过程

    如果你是新建,你就需要输入源代码,或者copy 这里,去本文开头介绍的地方下载源文件好了。我这源代码是从xapp.pdf 里copy 过来的。

    Vivado下的仿真详细过程

    测试代码也是输入,或copy,最好是下载

    Vivado下的仿真详细过程

    shift_reg.v 文件的内容:

    `TImescale 1ns / 1ps
    module shift_reg (clock, reset, load, sel, data, shiftreg);
    input clock;
    input reset;
    input load;
    input [1:0] sel;
    input [4:0] data;
    output [4:0] shiftreg;
    reg [4:0] shiftreg;
    always @ (posedge clock)
    begin
    ?if (reset)
    ?? shiftreg = 0;
    ?else if (load)
    ?? shiftreg = data;
    ?else
    ? case (sel)
    ?? 2'b00 : shiftreg = shiftreg;
    ?? 2'b01 : shiftreg = shiftreg << 1;
    ?? 2'b10 : shiftreg = shiftreg >> 1;
    ?? default : shiftreg = shiftreg;
    ? endcase
    end
    endmodule

    这是一个移位寄存器的例子,load=1 的时候 shiftreg=data, sel =0, 不动作, =1 左移, =2 ’b10 右移

    testbench.v 代码如下:

    `TImescale 1ns / 1ps
    ?module testbench; // declare testbench name
    ? reg clock;
    ? reg load;
    ? reg reset;? // declaraTIon of signals
    ? wire [4:0] shiftreg;
    ? reg [4:0] data;
    ? reg [1:0] sel;
    ?? // instanTIation of the shift_reg design below
    ? shift_reg dut(.clock (clock),
    .load (load),
    .reset (reset),
    .shiftreg (shiftreg),
    ?????????????? .data (data),
    .sel (sel));
    ?? //this process block sets up the free running clock
    ? initial begin
    ? clock = 0;
    ? forever #50 clock = ~clock;
    ? end
    ? initial begin// this process block specifies the stimulus.
    ??? reset = 1;
    ??? data = 5'b00000;
    ??? load = 0;
    ??? sel = 2'b00;
    ?? #200
    ??? reset = 0;
    ??? load = 1;
    ?? #200
    ??? data = 5'b00001;
    ?? #100
    ??? sel = 2'b01;
    ??? load = 0;
    ?? #200
    ??? sel = 2'b10;
    ?? #1000 $stop;
    ? end
    ?initial begin// this process block pipes the ASCII results to the
    //terminal or text editor
    ? $timeformat(-9,1,"ns",12);
    ? $display("?? Time Clk Rst Ld SftRg Data Sel");
    ? $monitor("%t %b %b %b %b %b %b", $realtime,
    ?????? clock, reset, load, shiftreg, data, sel);
    ?end
    ?endmodule

    3: 仿真过程:

    仿真设置:点击主菜单 Flow->Simulation Settings
    或者界面左边Project Manager 下的Simulation Settings

    出现如下设置界面,并设置好,注意箭头地方是否一致,或者设置一致。

    Vivado下的仿真详细过程

    设置好之后, Flow->Run Simulation 或者左边直接点击,选择 Run Behavioral Simulation, 就是最上的那个选择。

    这个时候出现如下界面:

    能出现如下界面基本就是成功了,有时候你的代码有错误,就会报错。我开始的时候就是这样,也不知道怎么检查错误。后来发现如果这样,可以点击综合,Run Synthesis, 可以指示错误代码信息,方便排除, 如果你直接用下载的代码,应该不会错误。

    Vivado下的仿真详细过程

    怎么说成功了呢?图都没显示,不急,单点选择Untitled ,就是上图红箭头的地方,就会出现图形了。

    Vivado下的仿真详细过程

    但是上图还是没有波形,点击下图Zoom Fit, 出现密集的波形,你再点其上面的放大,缩小,就能看到波形了。

    Vivado下的仿真详细过程

    波形还不是很好看,可以点右上角的全图显示,shiftreg也可以点开, 这样你可以看到移位效果了。

    Vivado下的仿真详细过程

    Vivado下的仿真详细过程

    好了,通过这个例子有了仿真的感觉了吧。

    4:更复杂一点的例子

    上面例子很简单,操作也没什么复杂,很多功能还不能展示。下面我们来个复杂一点的。 分别添加下载的文件, Divider_Multiple.v? Divider_Multiple_TB.v , 添加后效果如下:

    Vivado下的仿真详细过程

    我们需要仿真设置, Simulation Settings, 在对话框里,有个选择Simulation top Module name 的地方,点击就出现以下选择对话框:

    Vivado下的仿真详细过程

    这次我们选择Divider_Multiple_TB

    Vivado下的仿真详细过程

    这是一个多次分频的程序,2,3,4,8分频,还有1hz 信号,波形比较多样一点。

    Vivado下的仿真详细过程

    我们要显示内部数据,点击uut, 红箭位置, 这是Objects 窗口多了很多变量,就是红框里的

    Vivado下的仿真详细过程

    选择下面3个变量div_cnt1, pos_cnt, neg_cnt。 怎么选多个呢? 用CTRL 还有shift, 选好后,鼠标右键Add to Wave Window, 这样就添加到波形图了,但还是没有波形显示。

    Vivado下的仿真详细过程

    点击 Run ->Run For , 或者工具条Run For , 你就看到有波形了

    Vivado下的仿真详细过程

    如果要复位再重放, 你就需要保存设置参数。波形图左边快捷工具条里选择 Save Waveform Configuration, 或者CTRL + S 或者File -> Save Waveform Configuration

    就出现保存配置对话框。 下次就使用你刚才的设置。

    Vivado下的仿真详细过程

    还可以添加分界线,右键显示点击 New Divider,开始分界线在下面,你可以拖到任何地方,看起来比较方便一点,特别是信号多一点的时候。

    Vivado下的仿真详细过程

    还有分组功能, 控制进制显示, 模拟显示功能,颜色控制,需要慢慢体验或者学习。这些在ug937 里有介绍。

    这里也就是带你入门vivado 仿真。

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    FPGA将在云端数据中心业务发挥突出的作用

    上海安路信息科技有限公司(以下简称“安路科技”)市场与应用部副总经理陈利光告诉记者:“FPGA已经在...

    发表于 2018-11-01 16:47 ? 701次阅读
    FPGA将在云端数据中心业务发挥突出的作用

    FPGA的独特性与灵活性在智能化连接领域中扮演着...

    例如在体育赛事和电脑游戏活动直播不断风靡的推动下,4K视频和H.265编码算法迎来大发展,传统CPU...

    发表于 2018-10-29 17:48 ? 207次阅读
    FPGA的独特性与灵活性在智能化连接领域中扮演着...

    如何利用仿真技术构建更安全的锂离子电池热管理系统

    锂离子电池因其重量轻、能量密度高、无污染等特点,成为了电子产品、交通运输、航空航天等各领域中应用最为...

    发表于 2018-10-28 11:37 ? 833次阅读
    如何利用仿真技术构建更安全的锂离子电池热管理系统

    Xilinx推出reVISION软件堆栈,叫板英...

    人工智能(AI)以往需要非常庞大的运算量才能实现,因此必须在云端数据中心由服务器执行。但随着AI走向...

    发表于 2018-10-24 17:30 ? 150次阅读
    Xilinx推出reVISION软件堆栈,叫板英...

    在Vivado中新建IO Planning工程来...

    在Vivado中新建IO Planning工程来初步引脚分配,这样会大大提高开发效率 在这里,你可...

    发表于 2018-10-22 17:12 ? 919次阅读
    在Vivado中新建IO Planning工程来...

    Xilinx助力计算平台满足CNN的嵌入式AI要...

    随着智能安全、机器人或无人驾驶汽车等应用越来越依靠嵌入式人工智能技术来提高性能,交付全新的用户体验,...

    发表于 2018-10-22 16:03 ? 588次阅读
    Xilinx助力计算平台满足CNN的嵌入式AI要...

    Xilinx推出Versal:业界首款自适应计算...

    赛灵思公司(Xilinx)首席执行官 Victor Peng 宣布推出 Versal – 业界首款...

    发表于 2018-10-18 16:50 ? 499次阅读
    Xilinx推出Versal:业界首款自适应计算...

    华为公司与Xilinx在XDF上联合发布FX系列...

    2018年10月16日, 中国北京 (赛灵思开发者论坛) –今日, 华为在赛灵思开发者论坛( XDF...

    发表于 2018-10-17 13:42 ? 560次阅读
    华为公司与Xilinx在XDF上联合发布FX系列...

    浪潮联合Xilinx发布全球首款集成HBM2的F...

    浪潮联合赛灵思宣布推出全球首款集成HBM2高速缓存的FPGA AI加速卡F37X,可在不到75W典型...

    发表于 2018-10-16 18:50 ? 584次阅读
    浪潮联合Xilinx发布全球首款集成HBM2的F...

    疯狂收购后,FPGA业务的收入将变得十分困难

    英特尔在 2015 年底完成了对 Altera 的收购,到现在,后者在新东家管理下一年有余,是时候...

    发表于 2018-10-16 16:42 ? 415次阅读
    疯狂收购后,FPGA业务的收入将变得十分困难

    Xilinx 推出全球最快的数据中心和AI加速器...

    就机器学习而言,Alveo U250实时推断吞吐量比高端 CPU高出20 倍,相对于高端 GPU等固...

    发表于 2018-10-16 14:10 ? 477次阅读
    Xilinx 推出全球最快的数据中心和AI加速器...

    Xilinx发布首款新类别平台 Versal

    业界首款自适应计算加速平台 (Adaptive Compute Acceleration Platf...

    发表于 2018-10-16 13:42 ? 505次阅读
    Xilinx发布首款新类别平台 Versal

    Xilinx Zynq UltraScale M...

    TIDA-01480 参考设计是一种可扩展的电源设计,旨在为 Xilinx Zynq UltraSc...

    发表于 2018-10-14 08:52 ? 184次阅读
    Xilinx Zynq UltraScale M...

    Xilinx Alveo U200数据中心加速器...

    启用 Alveo 加速器卡是 Xilinx 及合作伙伴应用的一个生态系统,主要面向数据中心的工作负载...

    发表于 2018-10-14 08:48 ? 169次阅读
    Xilinx Alveo U200数据中心加速器...

    了解“App开发器”如何使该领域受益于仿真的强大...

    “案例库”提供了一个可计算声波在水-海床界面的反射系数的二维模型。在模型中,均匀平面波来自流体域(水...

    发表于 2018-10-11 14:30 ? 372次阅读
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