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    山东11选5任三技巧:基于FPGA采样技术的等效时间采样原理剖析

    2018年11月08日 09:56 ? 次阅读

    11选5杀号精准公式99% www.phde.net 在现代电子测量、通讯系统以及生物医学等领域,经常涉及对宽带模拟信号进行数据采集和存储,以便计算机进一步进行数据处理。为了对高速模拟信号进行不失真采集,根据奈奎斯特定理, 采样频率必须为信号频率的2 倍以上,但在电阻抗多频及参数成像技术中正交序列数字解调法的抗噪性能对信号每周期的采样点数决定,采样点数越多,抗噪性能越高。当采样信号频率很高时,为了在被采样信号的一周期内多采样,就需要提高采样时钟的频率,但是由于系统的ADC 器件时钟速率并不能达到要求的高频速率或者存储处理速度等不能满足要求因此我们可以采用低速ADC 器件通过等效时间采样来对宽带模拟信号进行数据采集从而使系统易于实现。

    1 等效时间采样原理

    等效时间采样技术是把周期性或准周期性的高频、快速信号变换为低频的慢速信号。在电路上只对取样前的电路具有高频的要求,大大降低采样变换后的信号处理、显示电路对速度的要求,简化了整个系统的设计难度。等效时间采样分为顺序采样(sequential equivalent sampling)、随机采样(random equivalent sampling) 以及结合这两种方式的混合等效采样(compound equivalent sampling)。在文献[3]、[4]中分别介绍了两种硬件实现的等效时间采样中的顺序采样。

    下面我将介绍等效时间采样中的混合时间采样,对于周期性信号的等效时间采样如图1(a)所示。

    在第一周期中的横轴(时间)的第2 与第6 处的时钟上升沿对模拟信号进行采样,图中的箭头表示采样时刻。在一个周期中可以采集两个点,紧接着在第二个周期横轴的第11与第15 处的时钟上升沿对模拟信号进行采样。为了方便观察在此将第一至第五周期的波形纵向排列??梢钥吹降诙芷诒鹊谝恢艿牟裳憔嗬敫髯灾芷谄鹗嫉愕氖奔渫砹艘桓鍪敝又芷?。第三周期比第二周的采样点距离第三周期起始点的时间晚了一个时钟周期。在第四周期进行采样时我们可以发现第二个采样点已经进入第五周期。如果我们在第五周期周试图继续用以上方式进行采样即第五周期比第四周的采样点距离起始点的时间晚一个时钟周期,那么我们会发现在第五周期的采样起始点采样到的值重复了第一周期采样到的数值。所以此时我们可以终止采样那么我们就得到了如图1 中的第6 个波形示意图所表示的在一个周期的正弦波形中采到的8 个数据点。

    在文献[5]中给出了等效时间采样中每个周期可以采集多个点时的理论依据,在文献[6]中给出了等效时间采样中每个周期可以采集单个点时的理论依据。

    我们通过将高频时钟进行分频已达到或者接近满足处理速度时钟要求。在图1(b)中幅度最小的时钟信号为采样时钟。由图1(b)可以很清楚的看到分频后的时钟波形,分频后的时钟波形在时钟的上升沿对信号进行采样,那么就会得到如图1(a)中所表示的等效时间采样。

    基于FPGA采样技术的等效时间采样原理剖析

    图1 等效时间采样示意图

    2 基于FPGA的等效时间采样实现

    2.1 系统硬件实现框图

    系统的总体框图如图2,FPGA 控制的等效采样时钟连接到ADC 器件的时钟部分,ADC 器件在时钟的控制下对宽带模拟信号进行采样,采集到的数据传送到FPGA 中的FIFO,FPGA 再将FPGA 中FIFO 的数据传递到USB 中的FIFO,然后USB 将USB 中FIFO 数据推送到计算机,计算机对接收到的数据进行重构处理。对于信号周期的获取,在电阻抗多频及参数成像技术中采集信号的周期是由发送信号的周期决定, 而对于其他复杂周期信号的周期获得可以通过所采用的方法获得。

    基于FPGA采样技术的等效时间采样原理剖析

    图2 系统方案框图

    2.2 等效时间采样时钟的程序实现

    图3 展示了基于FPGA 生成的等效时间采样??榈氖淙攵丝谟胧涑龆丝?。其中CLK 表示高频时钟的输入,RESET表示的是复位输入端,FREN_CON 表示的是分频控制输入用于控制高频时钟的分频数,SANM_CONT 表示的是模拟信号的周期包含多少个高频时钟信号的波形,CLK_ADC_OUT 表示的是输出时钟端口,此端口连接到模数转换器件(ADC)的时钟输入端口。

    基于FPGA采样技术的等效时间采样原理剖析

    图3 等效时间采样??橥?/p>

    以下是实现等效时间采样所需时钟的代码:

    SIGNAL SAMP_CONTS:STD_LOGIC_VECTOR (11

    DOWNTO 0):=(OTHERS=》‘0’);

    SIGNAL ADC_CLK_BANK:STD_LOGIC_VECTOR (11

    DOWNTO 0):=(OTHERS=》‘0’);

    SIGNAL CLK_CNT :INTEGER RANGE 0 TO 5000:=0;

    SIGNAL CLK_TANK:STD_LOGIC:=‘0’;

    SIGNAL EN :STD_LOGIC:=‘1’;

    BEGIN

    PROCESS(CLK,RESET)

    BEGIN

    IF RESET=‘1’ THEN EN《=‘1’;

    ELSE

    IF CLK‘EVENT AND CLK=’1‘ THEN

    IF SAMP_CONTS

    SAMP_CONTS《=SAMP_CONTS+’1‘;

    IF ADC_CLK_BANK

    ADC_CLK_BANK《=ADC_CLK_BANK+’1‘;

    ELSE EN《=’0‘;

    END IF;

    ELSE

    ADC_CLK_BANK《=(OTHERS=》’0‘);

    SAMP_CONTS《=(OTHERS=》’0‘);

    EN《=’1‘;

    END IF;

    END IF;

    END IF;

    END PROCESS;

    ---分频控制部分程序,作ADC 的时钟使用

    PROCESS(CLK,RESET,EN)

    BEGIN

    IF RESET=’1‘ THEN

    CLK_TANK《=’0‘;

    CLK_CNT《=0;

    ELSE

    IF EN=’1‘ THEN

    IF CLK’EVENT AND CLK=‘1’ THEN

    IF (CLK_CNT=(CONV_INTEGER (FREN_CON)/2) -1)

    THEN

    CLK_TANK《=NOT CLK_TANK;

    CLK_CNT《=0;

    ELSE CLK_CNT《=CLK_CNT+1;

    END IF;

    END IF;

    ELSE

    CLK_TANK《=‘0’;

    CLK_CNT《=0;

    END IF;

    END IF;

    END PROCESS;

    CLK_ADC_OUT《=CLK_TANK;

    END;

    3 波形仿真

    图4 中的波形仿真是以模拟信号的一周期等于8 个CLK 时钟周期,CLK_ADC_OUT 是对CLK 进行4 分频且分频后的时钟占空比为50%为假设的。1 号箭头指向的时钟上升沿标志着第一周期结束,上升沿之后进入第二周期。同理,2号箭头所指时钟的上升沿标志着第二周期的结束,上升沿之后标志着进入第三周期。

    基于FPGA采样技术的等效时间采样原理剖析

    图4 波形仿真

    在第一个周期中从CLK 的第一个上升沿开始计时同时对CLK 进行分频可以得到CLK_ADC_OUT 时钟信号, 在第一周期中在CLK 的第二个上升沿CLK_ADC_OUT 电平翻转(存在延时), 在第二周期中在第三个上升沿CLK_ADC_OUT电平翻转, 在第三个周期中在CLK 的第四个上升沿CLK_ADC_OUT 电平翻转??梢钥闯霾ㄐ畏抡嫱际嵌酝?(a)、(b)两图表达时钟的实现。在这里应该注意到,在第一周期中虽然也有8 个CLK 的上升沿,但是并没有表示出如1 号箭头所指CLK 时钟上升沿之后与第二周期第一个CLK 时钟上升沿之间的波形。

    4 结论

    本文介绍的等效时间采样技术由于使用了FPGA 采样技术, 使得在被采样信号的一个周期中相较于一个周期仅能采集一个点的顺序等效时间采样有很大的提高,并且可以控制被采集信号一个周期中的采集点数从而可以根据后续器件处理速度实现变频控制采样。通过FPGA 实现等效采样时间,降低了系统实现的复杂度,同时可以十分方便的对代码进行修改使系统的调试更加简便。

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    对于基于数字信号处理器(DSP)的设计,如果DSP没有足够的安全能力,便特别容易受到入侵。在许多应用...

    发表于 2018-10-28 11:44 ? 63次阅读
    使用安全FPGA器件可以?;び糜谖锪男翫SP...

    为什么俄罗斯没有高端芯片 却能造出一流武器

    为什么俄罗斯没有高端芯片,却能造出一流武器?

    发表于 2018-10-27 10:56 ? 1489次阅读
    为什么俄罗斯没有高端芯片  却能造出一流武器

    Silexica最新版SLX解决方案可优化软硬件...

    业界首款解决方案,用来分析用于 RISC/FPGA 设计空间探索的 C/C ++ 代码,从而优化硬件...

    发表于 2018-10-27 10:35 ? 93次阅读
    Silexica最新版SLX解决方案可优化软硬件...

    三星电子推出基于赛灵思FPGA技术的SmartS...

    基于赛灵思 FPGA的三星的 SmartSSD 有助于推动像高性能计算、人工智能和新兴应用等新一代数...

    发表于 2018-10-27 10:31 ? 293次阅读
    三星电子推出基于赛灵思FPGA技术的SmartS...

    赛灵思推出能提供FPGA设计工具和IP的ISE设...

    赛灵思公司推出ISE设计套件11.1版本(ISE Design Suite 11.1)。这一FPGA...

    发表于 2018-10-27 08:22 ? 714次阅读
    赛灵思推出能提供FPGA设计工具和IP的ISE设...

    以FPGA+DSP为基础的RCM远控器研究详解

    为了远程对现场进行设备管理和环境监控,并简化现场监控设备,有效地提高整个系统的稳定性和安全性。拟开...

    发表于 2018-10-26 17:21 ? 69次阅读
    以FPGA+DSP为基础的RCM远控器研究详解

    基于FPGA的ADS8341控制器设计

    由图1可以看出,ADS8341完成一次转换需要24个DCLK时钟,其中在前8个时钟的上升沿,DIN控...

    发表于 2018-10-26 14:50 ? 428次阅读
    基于FPGA的ADS8341控制器设计

    Versal能否让赛灵思开启涅槃之旅?

    先来看其硬件。赛灵思产品及技术营销高级技术总监Kirk Saban指出,异构计算平台必须要有多个不同...

    发表于 2018-10-26 14:34 ? 1058次阅读
    Versal能否让赛灵思开启涅槃之旅?

    LUT如何构成逻辑函数

    LUT如何如何构成逻辑函数;2个LUT通过互连可以构成7bit输入,单bit输出的逻辑。实现方式为两...

    发表于 2018-10-26 14:31 ? 387次阅读
    LUT如何构成逻辑函数

    从四个方面区别arm与fpga

    ARM是应用,FPGA是芯片设计,前者是软件,后面是硬件,ARM就像单片机,但是它本身的资源是生产厂...

    发表于 2018-10-26 14:11 ? 182次阅读
    从四个方面区别arm与fpga

    高云半导体与清华大学计算机系开展国产FPGA交流...

    广东高云半导体科技股份有限公司(以下简称“高云半导体”)于10月25日与清华大学计算机系师生举行了国...

    发表于 2018-10-26 10:16 ? 1594次阅读
    高云半导体与清华大学计算机系开展国产FPGA交流...

    赛灵思2019财年Q2营收大涨19% 7纳米AC...

    10月24日,赛灵思最新出炉的2019财年第二季度的财报信息显示,该公司第二季度实现季度性收入最高纪...

    发表于 2018-10-25 17:22 ? 779次阅读
    赛灵思2019财年Q2营收大涨19% 7纳米AC...

    赛灵思推出能提供FPGA设计工具和IP的ISE设...

    赛灵思公司推出ISE设计套件11.1版本(ISE Design Suite 11.1)。这一FPG...

    发表于 2018-10-25 15:47 ? 125次阅读
    赛灵思推出能提供FPGA设计工具和IP的ISE设...

    Altera开发出了一套完整的SoC解决方案

    Altera的Arria II GX、Stratix IV GT、Stratix IV GX FP...

    发表于 2018-10-25 15:43 ? 127次阅读
    Altera开发出了一套完整的SoC解决方案

    Xilinx推出reVISION软件堆栈,叫板英...

    人工智能(AI)以往需要非常庞大的运算量才能实现,因此必须在云端数据中心由服务器执行。但随着AI走向...

    发表于 2018-10-24 17:30 ? 111次阅读
    Xilinx推出reVISION软件堆栈,叫板英...

    FPGA厂商的易主或战略的改变,势必会影响FPG...

    如果说“变”是历史的主调,那对于FPGA业者来说,变化显然来得太快了。 Intel(英特尔)以167...

    发表于 2018-10-24 17:23 ? 164次阅读
    FPGA厂商的易主或战略的改变,势必会影响FPG...

    赛灵思开发者大会:共同探讨行业趋势,分享设计经验...

    标量处理引擎。Versal有双ARM Cortex-A72应用处理器。嵌入式处理来自于ARM,拥有...

    发表于 2018-10-24 10:08 ? 852次阅读
    赛灵思开发者大会:共同探讨行业趋势,分享设计经验...

    TMP411 ±1°C Programmable...

    TMP411设备是一个带有内置本地温度传感器的远程温度传感器监视器。远程温度传感器,二极管连接的晶体管通常是低成本,NPN或PNP型晶体管或二极管,是微控制器,微处理器或FPGA的组成部分。 远程精度为±1 °C适用于多个设备制造商,无需校准。双线串行接口接受SMBus写字节,读字节,发送字节和接收字节命令,以设置报警阈值和读取温度数据。 TMP411器件中包含的功能包括:串联电阻取消,可编程非理想因子,可编程分辨率,可编程阈值限制,用户定义的偏移寄存器,用于最大精度,最小和最大温度监视器,宽远程温度测量范围(高达150°C),二极管故障检测和温度警报功能。 TMP411器件采用VSSOP-8和SOIC-8封装。 特性 ±1°C远程二极管传感器 ±1°C本地温度传感器 可编程非理想因素 串联电阻取消 警报功能 系统校准的偏移寄存器 与ADT7461和ADM1032兼容的引脚和寄存器 可编程分辨率:9至12位 可编程阈值限...

    发表于 2018-09-19 16:35 ? 8次阅读
    TMP411 ±1°C Programmable...

    TMP468 具有引脚可编程的总线地址的高精度远...

    TMP468器件是一款使用双线制SMBus或I 2 C兼容接口的多区域高精度低功耗温度传感器。除了本地温度外,还可以同时监控多达八个连接远程二极管的温度区域。聚合系统中的温度测量可通过缩小?;て荡嵘阅?,并且可以降低电路板复杂程度。典型用例为监测服务器和电信设备等复杂系统中不同处理器(如MCU,GPU和FPGA)的温度。该器件将诸如串联电阻抵消,可编程非理想性因子,可编程偏移和可编程温度限值等高级特性完美结合,提供了一套精度和抗扰度更高且稳健耐用的温度监控解决方案。 八个远程通道(以及本地通道)均可独立编程,设定两个在测量位置的相应温度超出对应值时触发的阈值。此外,还可通过可编程迟滞设置避免阈值持续切换。 TMP468器件可提供高测量精度(0.75°C)和测量分辨率(0.0 625°C)。该器件还支持低电压轨(1.7V至3.6V)和通用双线制接口,采用高空间利用率的小型封装(3mm×3mm或1.6mm×1.6mm),可在计算系统中轻松集成。远程结支持-55°C至+ 150°C的温度范围。 特性 8通道远程二极管温度传感器精度:±0.75&...

    发表于 2018-09-18 16:05 ? 4次阅读
    TMP468 具有引脚可编程的总线地址的高精度远...
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